CN100536337C - 用于在高电压和低电压之间开关的系统与方法 - Google Patents

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　　Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the output circuit in field-effect transistor switches

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　　Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors

　　Indexing scheme related to electronic switching or gating, i.e. not by contact-making or -breaking covered by H03K17/00

　　Special modifications or use of the back gate voltage of a FET

　　本发明提供了一种用于提供电压的系统和方法。所述系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，所述第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，所述第三终端偏置于第二预定电压，所述第二终端和所述第四终端置直接连接到第一节点，并且所述第一节点与第一电压电平相关联。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。

　　本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于在高电压与低电压之间开关的系统和方法。仅仅作为示例，本发明已经应用于存储器系统。但是应当认识到，本发明具有更广阔的应用范围。

　　集成电路(或“IC”)已经从单个硅晶片上制备的少数互连器件发展成为数以百万计的器件。当前集成电路提供的性能和复杂度远远超出了最初的预想。为了在复杂度和电路密度(即，在给定的芯片面积上能够封装的器件数目)方面获得进步，最小器件的特征尺寸(又被称为器件“几何图形”)伴随每一代集成电路的发展而变得更小。现在，所制造的半导体器件的特征尺寸小于约1/4微米。

　　日益增加的电路密度不仅提高了集成电路的性能和复杂度，也降低了消费者的成本。集成电路制造设备可能要花费数亿甚至数十亿美元。每个制造设备具有一定的晶圆产量。每个晶圆上具有一定数量的集成电路。因此，通过将集成电路的个体器件制备得更小，可以在每个晶圆上制备更多器件，这增加了制造设备的产出。因为给定的工艺，器件布图设计和/或系统设计通常只能低到某一特征尺寸，所以把器件制备得更小非常有挑战性。

　　这一限制的一个示例是输出高电压或低电压的开关的性能。图1是示出了用于输出高电压或低电压的传统开关的简化示图。V

　　表示低电压。例如，高电压的范围是从6伏到25伏，低电压的范围是从1.8伏到5伏。ENHV#AA表示高电压的使能信号，ENLV#AA表示低电压的使能信号。例如，当ENHV#AA为逻辑低时，高电压V

　　被使能。电平变换装置LSH接收到ENHV#AA，并把ENHV#AA转换成ENHV1#AA。ENHV1#AA的高电压电平等于V

　　是在节点110处产生的输出电压。当ENHV#AA处在低电压电平时，晶体管MP1导通，并且节点110连接到提供高电压V

　　的电压源上。当ENLV#AA为逻辑低时，晶体管MP2导通，并且节点110连接到节点130上，节点130被耦合到提供低电压V

　　。当ENLV#AA从高电压电平变化到低电压电平时，节点110连接到提供低电压V

　　。如果负载电容很大，则放电电流就会很高，这就可能引起内部闩锁，并且/或者损坏提供低电压V

　　的电压源而偏置于地电压电平。为了防止晶体管MP1和MP2的源极/漏极区域的PN结前向偏置，节点120的电压电平应当至少大于V

　　本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于在高电压与低电压之间开关的系统和方法。仅仅作为示例，本发明已经应用于存储器系统。但是应当认识到，本发明具有更广阔的应用范围。

　　在具体实施例中，本发明提供了用于提供电压的系统。所述系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点，并且第一节点与第一电压电平相关联。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。如果第一晶体管导通，则第二晶体管关断。如果第一晶体管关断，则第二晶体管导通。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与第二电压电平相关联。

　　根据另一实施例，用于提供电压的系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点，并且第一节点与第一电压电平相关联。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。另外，所述系统包括第五晶体管，该第五晶体管包括第五栅极、第九终端和第十终端。第五栅极配置为接收第三预定电压，第九终端直接连接到第一节点。而且，所述系统包括第六晶体管，该第六晶体管包括第六栅极、第十一终端和第十二终端。第六栅极直接连接到第一节点，第十二终端配置为接收第三预定电压。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与第二电压电平相关联。第十终端和第十一终端在第三节点处彼此直接连接，并且第三节点直接连接到第三晶体管的第一衬底、第四晶体管的第二衬底、第五晶体管的第三衬底以及第六晶体管的第四衬底。

　　再根据另一实施例，用于提供电压的系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。第一晶体管和第二晶体管中的每一个都是NMOS晶体管。第一控制信号与第一逻辑高电平和第一逻辑低电平相关联，第二控制信号与第二逻辑高电平和第二逻辑低电平相关联。如果第一控制信号处在第一逻辑高电平，则第二控制信号处在第二逻辑低电平。如果第一控制信号处在第一逻辑低电平，则第二控制信号处在第二逻辑高电平。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与电压电平相关联。

　　通过本发明实现了很多优于传统技术的优点。本发明的一些实施例提供了更好的用于输出高电压或低电压的开关系统。例如，当高电压被禁止时，电路节点被放电至地电压电平。又例如，通过调节提供高电压的电压源，电路节点可偏置于地电压电平。本发明的某些实施例提供了可靠的高电压/低电压复用机制。例如，所述开关系统为存储器系统提供了选择电压，而且不引起任何高电压击穿或闩锁过程。根据实施例，可以获得这些优点中的一个或更多个。这些和其他优点将更多地在本说明书中找到，下面会更具体地描述。

　　参考随后的详细说明和附图，可以更全面地理解本发明的各种其它目的、特征和优点。

　　本发明一般地涉及集成电路。更具体地说，本发明提供了一种用于在高电压与低电压之间开关的系统和方法。仅仅作为示例，本发明已经应用于存储器系统。但是应当认识到，本发明具有更广阔的应用范围。

　　图2是根据本发明实施例的用于输出高电压或低电压的简化的开关。这个图只是一个示例，它不应当过度的限制权利要求的范围。本领域的普通技术人员应当明白许多变化、替换以及修改。开关系统200包括下列组件：

　　虽然上面已示出了使用所选择的一组组件来构成开关系统200，但是可以有许多种的替换、修改和变化。例如，这些组件中的一些可以被扩展和/或合并。其他组件可以插入到上述组件里。根据本实施例，组件的安排可以与替换的其他组件相互交换。这些组件的更进一步的细节可以在整个的本说明书，更具体地说是在下文中找到。

　　的范围是从1.8伏到5伏。ENHV表示使能信号260，ENHV#表示另一使能信号262。信号260和262彼此是互补的。例如，当ENHV处在逻辑高电压电平而ENHV#处在逻辑低电压电平时，高电压V

　　被禁止。另一示例中，当ENHV处在逻辑低电压电平而ENHV#处在逻辑高电压电平时，高电压V

　　，并且把信号260转换成由ENHV1表示的信号264。例如，信号260具有等于低电压V

　　的逻辑高电压电平。信号264被晶体管210的栅极接收。例如，晶体管210是高电压本征NMOS晶体管。晶体管210的源极/漏极偏置于高电压V

　　，并且晶体管210的漏极/源极连接到节点270。节点270处的电压电平用V

　　晶体管220的栅极接收信号262。例如，晶体管220是高电压NMOS晶体管。晶体管220的源极/漏极和衬底都偏置于地电压。晶体管220的漏极/源极连接到节点270。晶体管240的栅极连接到节点278并且偏置于低电压V

　　。例如，晶体管240和242是高电压PMOS晶体管。晶体管240的源极/漏极连接到节点270，晶体管242的源极/漏极通过节点278偏置于低电压V

　　。晶体管240的漏极/源极和晶体管242的漏极/源极在节点272处相互连接，节点272的电压电平用V

　　表示。晶体管240的衬底和晶体管242的衬底连接到节点272并且偏置于电压电平V

　　。例如，晶体管250和252是高电压PMOS晶体管。晶体管250的源极/漏极连接到节点270，晶体管252的源极/漏极通过节点278偏置于低电压V

　　。晶体管250的衬底和晶体管252的衬底连接到节点272并且偏置于电压电平V

　　。晶体管250的漏极/源极和晶体管252的漏极/源极在节点274处相互连接，节点274的电压电平用V

　　的ENHV1。例如，ENHV和ENHV1中的每一个都为逻辑高。ENHV1被晶体管210的栅极接收。例如，晶体管210是高电压本征NMOS晶体管。晶体管210导通，并且节点270偏置于：

　　的范围是0.3伏到0.8伏。如果ENHV处在逻辑高电压电平，则ENHV#处在逻辑低电压电平。例如，ENHV#等于逻辑低。ENHV#被晶体管220接收。例如，晶体管220是高电压NMOS晶体管。晶体管220关断。由于节点270根据等式1偏置，所以在一个实施例中V

　　高得多。晶体管240和250导通，晶体管242和252关断。在节点272处，V

　　如果ENHV处在逻辑低电压电平，则电平变换装置230产生处于地电压电平的ENHV1。例如，ENHV和ENHV1中的每一个都为逻辑低。ENHV1被晶体管210的栅极接收。例如，晶体管210是高电压本征NMOS晶体管。晶体管210关断。如果ENHV处在逻辑低电压电平，则ENHV#处在逻辑高电压电平。例如，ENHV#等于逻辑高。ENHV#被晶体管220接收。例如，晶体管220是高电压NMOS晶体管。晶体管220导通，并且节点270被放电至地电压电平。如果V

　　等于地电压电平，则晶体管240和250关断，晶体管242和252导通。在节点272处，V

　　如图2中所示，晶体管240和242被耦合在节点272处，节点272的电压电平用V

　　表示。晶体管240、242、250和252中的每一个的衬底都连接到节点272并且偏置于电压电平V

　　。例如，晶体管240和242在宽度上小于晶体管250和252。如果ENHV处在逻辑高电压电平，则V

　　。在一个实施例中，节点274通过高电容耦合到另一电路系统。节点274在低电压V

　　之间开关可能要花费一段短暂的时间。在转换期间，晶体管250和252的源极/漏极区的PN结可能导通。与此对比，节点272耦合到晶体管240、242、250和252中的每一个的衬底。节点272就可以比节点274更快速的在低电压V

　　在另一实施例中，节点276没有被用来偏置晶体管250和252。当ENHV处在逻辑低电压电平时，能够通过调节高电压V

　　的电压源而使节点276偏置于地电压电平。而在另一实施例中，当ENHV从逻辑高电压电平变化到逻辑低电压电平时，晶体管210关断并且晶体管220导通。节点270被放电至地电压电平，但是节点274不被放电至地电压电平。例如，当节点270被放电至V

　　如上述讨论过的和这里进一步强调的，图2仅是一个示例，不应当过度限制权利要求的范围。本领域的普通技术人员应当明白许多变化、替换以及修改。例如，晶体管210是是高电压PMOS晶体管，而不是本征高电压NMOS晶体管。晶体管210的栅极接收与ENHV1互补的信号。当ENHV处在逻辑高电压电平时，晶体管210导通。节点270被充电至V

　　。晶体管240和250导通，并且晶体管242和252关断。在节点272处，V

　　根据本发明另一个实施例，用于提供电压的系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点，并且第一节点与第一电压电平相关联。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。如果第一晶体管导通，则第二晶体管关断。如果第一晶体管关断，则第二晶体管导通。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与第二电压电平相关联。例如，该系统根据系统200实施。

　　又根据本发明另一个实施例，用于提供电压的系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点，并且第一节点与第一电压电平相关联。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。另外，所述系统包括第五晶体管，该第五晶体管包括第五栅极、第九终端和第十终端。第五栅极配置为接收第三预定电压，第九终端直接连接到第一节点。而且，所述系统包括第六晶体管，该第六晶体管包括第六栅极、第十一终端和第十二终端。第六栅极直接连接到第一节点，第十二终端配置为接收第三预定电压。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与第二电压电平相关联。第十终端和第十一终端在第三节点处彼此直接连接，并且第三节点直接连接到第三晶体管的第一衬底、第四晶体管的第二衬底、第五晶体管的第三衬底以及第六晶体管的第四衬底。例如，该系统根据系统200实施。

　　再根据本发明另一个实施例，用于提供电压的系统包括第一晶体管，该第一晶体管包括第一栅极、第一终端和第二终端。所述第一终端配置为接收第一预定电压，第一栅极配置为接收第一控制信号。另外，所述开云网站 开云真人官网系统包括第二晶体管，该第二晶体管包括第二栅极、第三终端和第四终端。所述第二栅极配置为接收第二控制信号，第三终端偏置于第二预定电压，第二终端和第四终端直接连接到第一节点。而且，所述系统包括第三晶体管，该第三晶体管包括第三栅极、第五终端和第六终端。所述第三栅极配置为接收第三预定电压，第五终端直接连接到第一节点。所述系统还包括第四晶体管，该第四晶体管包括第四栅极、第七终端和第八终端。所述第四栅极直接连接到第一节点，第八终端配置为接收第三预定电压。第一晶体管和第二晶体管中的每一个都是NMOS晶体管。第一控制信号与第一逻辑高电平和第一逻辑低电平相关联，第二控制信号与第二逻辑高电平和第二逻辑低电平相关联。如果第一控制信号处在第一逻辑高电平，则第二控制信号处在第二逻辑低电平。如果第一控制信号处在第一逻辑低电平，则第二控制信号处在第二逻辑高电平。第六终端和第七终端在第二节点处彼此直接连接，并且第二节点与电压电平相关联。例如，该系统根据系统200实施。

　　本发明具有各种应用。在一个实施例中，开关系统200被用于给存储器系统提供低电压或高电压。例如，存储器系统包括单次可编程ROM系统、EEPROM系统和/或闪存系统。又例如，存储器系统用高电压进行擦除和/或写入处理，存储器系统用低电压进行读取处理。

　　本发明具有各种优点。本发明的一些实施例提供了更好的用于输出高电压或低电压的开关系统。例如，当高电压被禁止时，电路节点被放电至地电压电平。又例如，通过调节提供高电压的电压源，电路节点可偏置于地电压电平。本发明的某些实施例提供了可靠的高电压/低电压复用机制。例如，所述开关系统为存储器系统提供了选择电压，而且不引起任何高电压击穿或闩锁过程。

　　还应当理解这里所描述的示例和实施例仅仅是为了举例说明的目的，各种根据本发明的修改和改变对于本领域的技术人员都是应当明白的，并且都包括在本申请和所附权利要求书的精神和范围内。

　　第一晶体管，其包括第一栅极、第一终端以及第二终端，所述第一终端配置为接收第一预定电压，所述第一栅极配置为接收第一控制信号；

　　第二晶体管，其包括第二栅极、第三终端以及第四终端，所述第二栅极配置为接收第二控制信号，所述第三终端偏置于第二预定电压，所述第二终端和所述第四终端直接连接到第一节点，所述第一节点与第一电压电平相关联；

　　第三晶体管，其包括第三栅极、第五终端以及第六终端，所述第三栅极配置为接收第三预定电压，所述第五终端直接连接到所述第一节点；

　　第四晶体管，其包括第四栅极、第七终端以及第八终端，所述第四栅极直接连接到所述第一节点，所述第八终端配置为接收所述第三预定电压；

　　所述系统还包括电平变换装置，其配置为接收第三控制信号以及产生所述第一控制信号。

　　如果所述第一控制信号处在所述第一逻辑高电平，则所述第二控制信号处在所述第二逻辑低电平；

　　如果所述第一控制信号处在所述第一逻辑低电平，则所述第二控制信号处在所述第二逻辑高电平。

　　4.如权利要求2所述的系统，其中所述第一逻辑高电平等于所述第一预定电压。

　　6.如权利要求1所述的系统，其中所述第一晶体管是NMOS晶体管或PMOS晶体管。

　　7.如权利要求1所述的系统，其中所述第一预定电压高于所述第三预定电压。

　　9.如权利要求1所述的系统，还包括：第五晶体管，其包括第五栅极、第九终端以及第十终端，所述第五栅极配置为接收所述第三预定电压，所述第九终端直接连接到所述第一节点；

　　第六晶体管，其包括第六栅极、第十一终端以及第十二终端，所述第六栅极直接连接到所述第一节点，所述第十二终端配置为接收所述第三预定电压；

　　所述第三节点直接连接到所述第三晶体管的第一衬底、所述第四晶体管的第二衬底、所述第五晶体管的第三衬底以及所述第六晶体管的第四衬底。

　　第一晶体管，其包括第一栅极、第一终端以及第二终端，所述第一终端配置为接收第一预定电压，所述第一栅极配置为接收第一控制信号；

　　第二晶体管，其包括第二栅极、第三终端以及第四终端，所述第二栅极配置为接收第二控制信号，所述第三终端偏置于第二预定电压，所述第二终端和所述第四终端直接连接到第一节点，所述第一节点与第一电压电平相关联；

　　第三晶体管，其包括第三栅极、第五终端以及第六终端，所述第三栅极配置为接收第三预定电压，所述第五终端直接连接到所述第一节点；

　　第四晶体管，其包括第四栅极、第七终端以及第八终端，所述第四栅极直接连接到所述第一节点，所述第八终端配置为接收所述第三预定电压；

　　第五晶体管，其包括第五栅极、第九终端以及第十终端，所述第五栅极配置为接收所述第三预定电压，所述第九终端直接连接到所述第一节点；

　　第六晶体管，其包括第六栅极、第十一终端以及第十二终端，所述第六栅极直接连接到所述第一节点，所述第十二终端配置为接收所述第三预定电压；

　　所述第三节点直接连接到所述第三晶体管的第一衬底、所述第四晶体管的第二衬底、所述第五晶体管的第三衬底以及所述第六晶体管的第四衬底。

　　如果所述第一控制信号处在所述第一逻辑高电平，则所述第二控制信号处在所述第二逻辑低电平；

　　如果所述第一控制信号处在所述第一逻辑低电平，则所述第二控制信号处在所述第二逻辑高电平。

　　13.如权利要求11所述的系统，其中所述第一逻辑高电平等于所述第一预定电压。

　　14.如权利要求10所述的系统，其中所述第一晶体管是NMOS晶体管或PMOS晶体管。

　　15.如权利要求10所述的系统，其中所述第一预定电压高于所述第三预定电压。

　　16.如权利要求10所述的系统，其中所述第二预定电压与地电压电平相关联。

　　第一晶体管，其包括第一栅极、第一终端以及第二终端，所述第一终端配置为接收第一预定电压，所述第一栅极配置为接收第一控制信号；

　　第二晶体管，其包括第二栅极、第三终端以及第四终端，所述第二栅极配置为接收第二控制信号，所述第三终端偏置于第二预定电压，所述第二终端和所述第四终端直接连接到第一节点；

　　第三晶体管，其包括第三栅极、第五终端以及第六终端，所述第三栅极配置为接收第三预定电压，所述第五终端直接连接到所述第一节点；

　　第四晶体管，其包括第四栅极、第七终端以及第八终端，所述第四栅极直接连接到所述第一节点，所述第八终端配置为接收所述第三预定电压；

　　第五晶体管，其包括第五栅极、第九终端以及第十终端，所述第五栅极配置为接收所述第三预定电压，所述第九终端直接连接到所述第一节点；

　　第六晶体管，其包括第六栅极、第十一终端以及第十二终端，所述第六栅极直接连接到所述第一节点，所述第十二终端配置为接收所述第三预定电压；

　　如果所述第一控制信号处在所述第一逻辑高电平，则所述第二控制信号处在所述第二逻辑低电平；

　　如果所述第一控制信号处在所述第一逻辑低电平，则所述第二控制信号处在所述第二逻辑高电平；

　　所述第三节点直接连接到所述第三晶体管的第一衬底、所述第四晶体管的第二衬底、所述第五晶体管的第三衬底以及所述第六晶体管的第四衬底。

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